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  1. 全部課程

訓練營 UVM驗證就業(yè)培訓班

9835 人關(guān)注

  通過培訓使學員專項技能水平達到相當于中級技術(shù)等級；掌握集成電路基本工藝設(shè)計知識、版圖設(shè)計基礎(chǔ)知識，了解半導體基礎(chǔ)理論，能熟練使用EDA軟件軟件進行基本版圖設(shè)計。

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　　UVM驗證就業(yè)培訓班
   班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號)
       為了保證培訓效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限3人到5人，多余人員安排到下一期進行。
  培養(yǎng)對象

  1.理工科背景，有志于數(shù)字集成電路設(shè)計工作的學生和轉(zhuǎn)行人員；
  2.需要充電，提升技術(shù)水平和熟悉設(shè)計流程的在職人員；
  3.集成電路設(shè)計企業(yè)的員工內(nèi)訓。

★ 可以通過培訓快速進去進入IC行業(yè)的專業(yè)：

  • 集成電路工程、微電子、電子與通信工程、電子科學與技術(shù)、電路與系統(tǒng)、

  • 電子信息工程、計算機科學與技術(shù)、軟件工程、

  • 光學工程、控制工程、電氣工程、

  • 材料類、

  • 物理類

  • 機械類

  • 化學類

  • ......等理工科專業(yè)
   就業(yè)服務

面試筆試題詳細講解

簡歷打磨

模擬面試

公司內(nèi)部推薦（部分公司直接安排面試）

未來職業(yè)規(guī)劃
   授課方式

在線直播授課+服務器登錄實訓，也可以線下現(xiàn)場培訓。

督導老師每天跟蹤學習情況，充分調(diào)動你的學習激情。

每天有資深的IC老司機帶著你學習做項目，

你唯一需要保障的只是時間和堅持。
   上課時間
近開課時間：2020年11月30日
   課程目標
        IC設(shè)計培訓課程可以讓學員深入了解復雜芯片的基本模塊建立，把握時序的計算及其調(diào)整， 掌握DFT的概念和重要性及其實際應用，了解后端的芯片流片過程以及影響芯片性能的各種因數(shù)，掌握如何提高整個芯片設(shè)計的成功率和高性能，能夠獨立完成各個流程的設(shè)計，并大幅度提高個人在IC設(shè)計各個環(huán)節(jié)中的設(shè)計能力。

主要內(nèi)容：
集成電路設(shè)計流程及IC版圖設(shè)計
總體設(shè)計及布局規(guī)劃
各種電路的版圖實現(xiàn)及驗證
版圖設(shè)計中各種技術(shù)考量

實驗課內(nèi)容：
完成一個大型芯片的全部版圖設(shè)計
   免費頒發(fā)相關(guān)工程師等資格證書
        ☆注重質(zhì)量
        ☆邊講邊練
        
        專注高端培訓16年，曙海提供的證書得到本行業(yè)的廣泛認可，學員的能力
        得到大家的認同，受到用人單位的廣泛贊譽。

        本課程實戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強化練習整個芯片的生成過程，強調(diào)實戰(zhàn)，實戰(zhàn)，還是實戰(zhàn)！

        免費、無保留贈送，教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設(shè)計和練習！
   質(zhì)量保障

        1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結(jié)束后,授課老師留給學員聯(lián)系方式,保障培訓效果,免費提供課后技術(shù)支持。
        3、培訓合格學員可享受免費推薦就業(yè)機會。
　　UVM驗證培訓班
第一階段

課程說明：

SystemVerilog驗證是針對數(shù)字電路驗證技術(shù)初/中級學員的課程，是數(shù)字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述，更重要的是對SystemVerilog OOP技術(shù)的理論和用法的歸納，總結(jié)和升華，通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師，構(gòu)建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規(guī)劃，進而為掌握IC高級驗證技術(shù)打下堅實的基礎(chǔ)。

課程大綱：

1.SystemVerilog 驗證平臺的架構(gòu)

2.SystemVerilog 語義語法

3.SystemVerilog 并發(fā)操作機制

4.Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p>

5.SystemVerilog 內(nèi)部通信機制

6.SystemVerilog Assertion

7.功能覆蓋率統(tǒng)計
第二階段 SystemVerilog UVM 驗證
課程說明：

UVM驗證方法學是針對數(shù)字電路驗證技術(shù)高級學員的課程，是數(shù)字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對UVM驗證方法的理論描述，更重要的是對UVM驗證方法學的理論和用法的歸納，總結(jié)和升華，通過UVM驗證方法學課程的學習可以快速成為一名優(yōu)秀的IC驗證工程師。

本課程適合于使用UVM驗證方法學進行科研和IC驗證的具有高級水平的學生和工程師，也適合于有志于從事IC驗證工作，期望進入IC驗證領(lǐng)域的相關(guān)人員。參加學習的學員需要具有數(shù)字電路的基礎(chǔ)知識，掌握數(shù)字邏輯仿真技術(shù)。

課程大綱：

1. UVM 驗證平臺的架構(gòu)

2. UVM 消息服務機制

3. UVM 數(shù)據(jù)建模

4. UVM component factory and configuration

5. TLM communication

6. UVM callback

7. UVM sequence and sequencer

8. Advance on UVM phase

9. Register Abstraction Layer (RAL)
第三階段 SystemVerilog UVM SPI和HOST IP驗證

IP項目實踐：APB-SPI模塊驗證

  1. 講解design spec和編寫驗證計劃
  2. 講解如何搭建基于UVM-RAL驗證平臺
  3. 使用平臺自動生成腳本生成UVM平臺框架
  4. 使用RAL腳本自動生成寄存器模型

IP項目實踐：APB-SPI模塊驗證

  1. UVM平臺搭建及RAL集成
  2. 編寫功能覆蓋率
  3. 創(chuàng)建test cases并進行debug
  4. Regression及覆蓋率分析
  5. 編寫驗證報告

IP項目實踐：SD-HOST模塊驗證

  1. SD協(xié)議簡介
  2. 講解design spec和寄存器文檔
  3. 編寫驗證計劃文檔
  4. 使用平臺自動生成腳本生成UVM平臺框架
  5. 使用RAL腳本自動生成寄存器模型
  6. AHB接口功能組件代碼編寫及調(diào)試

IP項目實踐：SD-HOST模塊驗證

  1. RAL訪問寄存器testcase編寫及check
  2. SD接口功能組件代碼編寫及調(diào)試
  3. 完成參考模型和比對板

IP項目實踐：SD-HOST模塊驗證

  1. 編寫功能覆蓋率
  2. 創(chuàng)建test cases并進行debug
  3. 隨機測試，回歸測試，覆蓋率分析
  4. 完成驗證報告文檔編寫
  5. 指導學生完成整個項目（答疑）
  6. 課程總結(jié)和面試指導
第四階段 UVM高階培訓

UVM基本模塊：

  1. OOP 進階
  2. 講解UVM驗證平臺及結(jié)構(gòu)
  3. Objection機制
  4. 配套上機實例

UVM基本模塊：

  1. 數(shù)據(jù)建模transaction
  2. sequence機制
  3. Factory機制
  4. Config機制
  5. 配套上機實例

UVM進階：

  1. TLM通信機制
  2. Callback機制
  3. Phase機制
  4. 配套上機實例

UVM進階：

  1. Virtual sequence使用
  2. Sequence library
  3. 寄存器模型reg_model
  4. 前門后門訪問機制
  5. 復雜寄存器模型用法
  6. 配套上機實例

IP項目實踐：SRAM控制器UVM平臺搭建

  1. AHB 協(xié)議簡介
  2. SRAM 時序
  3. AHB-SRAM控制器設(shè)計介紹
  4. 講解如何搭建UVM驗證平臺
  5. 自動生成平臺腳本講解及使用（perl）
  6. 搭建完整UVM驗證平臺
  7. 創(chuàng)建test cases進行仿真驗證
  8. 課程總結(jié)
第五階段 UVM高階培訓

?序號??

?課程內(nèi)容
1

UVM進階：

  • Component/object

  • Config機制

  • TLM通信機制

  • Phase機制

  • Objection機制

  • 配套上機實例
2

UVM進階：

  • Factory機制

  • Sequence機制

  • Virtual sequence使用

  • Sequence的進階使用

  • Sequence library

  • 配套上機實例
3

UVM進階：

  • 寄存器模型reg_model

  • 前門后門訪問機制

  • 復雜寄存器模型用法

  • Callback機制

  • 配套上機實例
4

Perl腳本：

  • 語法實例精講

  • 配套上機實例

  • 項目所需perl腳本精講
5

IP項目實踐：SRAM控制器

  • 講解design spec和RTL代碼

  • 講解如何搭建UVM驗證平臺

  • 自動生成平臺腳本講解及使用（perl）

  • 搭建完整UVM驗證平臺

  • 創(chuàng)建test cases進行仿真驗證

  • 指導學生完成整個項目
6

IP項目實踐：-SD HOST

  • 講解design spec和RTL代碼

  • 驗證計劃文檔

  • 搭建完整UVM驗證平臺

  • 完成功能覆蓋率，assertion

  • 仿真腳本，regression腳本編寫

  • 集成寄存器驗證RAL，完成寄存器驗證

  • 創(chuàng)建test cases進行仿真驗證

  • 隨機測試，回歸測試，覆蓋率分析

  • 完成驗證報告文檔編寫

  • 指導學生完成整個項目
7

IP項目實踐：SDMem

  • 講解SD協(xié)議

  • 講解design spec文檔

  • 講解復雜協(xié)議構(gòu)造及驗證平臺搭建方法

  • 搭建完整UVM驗證平臺

  • 完成test plan和verification spec

  • 完成test matrix，創(chuàng)建test cases

  • 使用VCS 完成仿真debug
8

總結(jié)及面試

  • 課程及實踐總結(jié)

  • 面試流程及面試題

  • 專屬驗證工程師簡歷編寫

  • 講解如果根據(jù)自己簡歷回答面試問題

  • 面試模擬
9

就業(yè)考核

  • 理論考試考核

  • 實踐項目考試考核
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