借助FPGA在線修改能力，工程師隨時修改設(shè)計(jì)而不必改動硬件電路,大大縮短硬件設(shè)計(jì)時間；用NIOSII 能添加功能模塊，定制專屬的芯片。FPGA能并發(fā)處理N路信號，因此信號不需要排隊(duì)，
在復(fù)雜的信號處理應(yīng)用中非常占優(yōu)勢，高速信號處理，視頻圖像處理。
課程大綱：
1：FPGA/CPLD簡介掌握常用FPGA/CPLD的基本結(jié)構(gòu)；FPGA與CPLD的比較， FPGA/CPLD常用開發(fā)工具
2：開發(fā)流程需求分析到模塊劃分； 設(shè)計(jì)輸入到綜合優(yōu)化；實(shí)現(xiàn)到時序收斂；仿真測試到板級調(diào)試
3：軟件開發(fā)平臺搭建Quartus Ⅱ的安裝、ModelSim的安裝；基本開發(fā)流程概述； 第一個工程實(shí)例、工程建與設(shè)計(jì)輸入； 行為仿真 、引腳分配與編譯、門級仿真、板級調(diào)試
4：VERILOG語言入門能熟練使用VERILOG設(shè)計(jì)多路選擇器和鎖存器； 能使用VERILOG設(shè)計(jì)全加器
5：VERILOG的設(shè)計(jì)基礎(chǔ)了解Verilog HDL； 掌握Verilog HDL的模塊中的端口定義，模塊的描述方法
6：VERILOG的數(shù)據(jù)類型和運(yùn)算符掌握數(shù)據(jù)類型，運(yùn)算符，運(yùn)算符的優(yōu)先級；掌握邏輯值，線網(wǎng)，寄存器，數(shù)字的表示，向量，數(shù)組，參數(shù)，字符串等
7：VERILOG模塊模塊的基本概念，模塊的例化，模塊的測試
8：VERILOG順序代碼塊；VERILOG并行代碼塊兩個過程，寄存器變量的過程賦值、線網(wǎng)變量的連續(xù)賦值、時序控制
9：VERILOG語言的條件語句掌握if語句，case語句，循環(huán)語句與結(jié)構(gòu)說明語句
10：仿真熟練掌握延時模型、固有延時、傳輸延時、仿真6 ；仿真激勵信號的產(chǎn)生； VERILOG測試基準(zhǔn)；VERILOG系統(tǒng)級仿真
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