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        1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后,授課老師留給學員聯(lián)系方式,保障培訓效果,免費提供課后技術支持。
        3、培訓合格學員可享受免費推薦就業(yè)機會。

第一部分
Workbench工作環(huán)境及文件管理.
Design Modeler介紹
草圖模式
3D幾何建模
CAD處理（練習為主）
參數(shù)化建模簡介
第二部分
ANSYS Meshing簡介
3D網(wǎng)格劃分
網(wǎng)格控制方法
劃分方法
四面體網(wǎng)格劃分及練習
掃掠劃分及練習
多區(qū)劃分及練習
2D及表面網(wǎng)格簡介
第三部分
ANSYS CFD介紹
邊界條件
求解器設置
湍流模型
熱傳遞
多相流動簡介
UDF功能簡介
第四部分
Fluent運動網(wǎng)格技術
優(yōu)化功能的簡介
ANSYS CFX GUI
簡單例子的分析流程演示與練習
ANSYS CFX CEL/CCL語言介紹
ANSYS CFD Turbo System
ANSYS CFX 流體機械例子演示與練習
第五部分
ANSYS CFD流固耦合技術
ANSYS CFD參數(shù)化設計與仿真分析簡介

此次課程針對最新版的Encounter 6.1的技術特點及應用進行講解，通過學習及上機練習，您將運用Encounter 6.1學習：

－ 運用虛擬原型技術進行設計布局規(guī)劃

－ 自動布局

－ 掃描鏈重組

－ 運用試布線技術在設計早期階段估計芯片擁塞

－ 寄生參數(shù)抽取及延時計算

－ 時鐘樹綜合

－ 設計層次化劃分及布局規(guī)劃

－ 設計物理層次化劃分及時序規(guī)劃

－ 功耗分析，電源網(wǎng)絡分布及電源分析

－ 時序優(yōu)化和收斂

培訓對象：

有0－1年設計經(jīng)驗的數(shù)字IC設計工程師

預修知識：

1． UNIX基礎

2． VERILOG HDL語言

3． CMOS集成電路設計基礎

4． TCL語言

課程內(nèi)容：

第一部分

綜述

RTL綜合

設計布局規(guī)劃

電源網(wǎng)絡規(guī)劃

自動布局

掃描鏈優(yōu)化及重組

試布線分析

第二部分

寄生參數(shù)抽取及時序分析

時序優(yōu)化及收斂

時鐘樹綜合

電源網(wǎng)絡及特殊互連布線

設計層次化劃分

電源分析