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        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后,授課老師留給學員聯(lián)系方式,保障培訓效果,免費提供課后技術支持。
        3、培訓合格學員可享受免費推薦就業(yè)機會。

ENCOUNTER平臺

Encounter平臺是基于90納米及其以下工藝，針對復雜、低功耗設計的，從RTL到GDSII

的完整設計環(huán)境。它囊括了納米級數(shù)字設計的一整套技術，包括：綜合、測試、形式驗

證、物理原型、信號完整性分析和時序、布局、設計約束管理、高良品率優(yōu)化、功耗優(yōu)

化等等。Encounter平臺提供了一個完整的設計流程：從RTL綜合及面向測試的設計，通

過物理原型和層次分割，到最終的時序及制造收斂，等等。它提供最好的硅片質量（時

序、面積、及線路功耗）、精確驗證、SI監(jiān)控布線、及最新的對高級65納米設計非常關

鍵的高良品率及低功耗設計能力。Encounter平臺可以提高您的生產(chǎn)力、簡化設計復雜

度、并縮短產(chǎn)品的上市時間。

此次課程針對最新版的Encounter 6.1的技術特點及應用進行講解，通過學習及上機練習，您將運用Encounter 6.1學習：

－ 運用虛擬原型技術進行設計布局規(guī)劃

－ 自動布局

－ 掃描鏈重組

－ 運用試布線技術在設計早期階段估計芯片擁塞

－ 寄生參數(shù)抽取及延時計算

－ 時鐘樹綜合

－ 設計層次化劃分及布局規(guī)劃

－ 設計物理層次化劃分及時序規(guī)劃

－ 功耗分析，電源網(wǎng)絡分布及電源分析

－ 時序優(yōu)化和收斂

培訓對象：

有0－1年設計經(jīng)驗的數(shù)字IC設計工程師

預修知識：

1． UNIX基礎

2． VERILOG HDL語言

3． CMOS集成電路設計基礎

4． TCL語言

課程內容：

第一部分

綜述

RTL綜合

設計布局規(guī)劃

電源網(wǎng)絡規(guī)劃

自動布局

掃描鏈優(yōu)化及重組

試布線分析

第二部分

寄生參數(shù)抽取及時序分析

時序優(yōu)化及收斂

時鐘樹綜合

電源網(wǎng)絡及特殊互連布線

設計層次化劃分

電源分析