 班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號) |
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每期人數(shù)限3到5人。 |
| 上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班）：2020年3月16日 |
| 實驗設(shè)備 |
☆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆合格學員免費推薦工作
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| 質(zhì)量保障 |
1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結(jié)束后,授課老師留給學員聯(lián)系方式,保障培訓效果,免費提供課后技術(shù)支持。
3、培訓合格學員可享受免費推薦就業(yè)機會。 |
課程大綱 |
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- ● 課程目標
- 職場定位：Logic Design Engineer for FPGA/IC
本期目標：參加本期培訓的學員應該掌握Verilog HDL硬件語言編程技巧，具備FPGA系統(tǒng)設(shè)計的硬件基礎(chǔ)知識。邏輯設(shè)計是FPGA設(shè)計和IC設(shè)計中最重要的一部分，也是就業(yè)面很廣的一部分。本期學習的 主要目標是精通FPGA和IC的邏輯設(shè)計，精通FPGA開發(fā)流程，強化學員對硬件描述語言（Verilog HDL）的理解和編碼調(diào)試的能力，同時掌握復雜FPGA系統(tǒng)的結(jié)構(gòu)設(shè)計方法。
序號 課程名稱 課程內(nèi)容 掌握要求
4 Verilog HDL語言高級編程技術(shù) HDL語言編程FPGA系統(tǒng)開發(fā)中最重要的一部分，也是就業(yè)面最廣的方向。本課程的主要目標是精通FPGA/IC的邏輯程序設(shè)計，精通Verilog HDL開發(fā)環(huán)境，強化學員對Verilog HDL的理解和編碼調(diào)試的能力，包括系統(tǒng)仿真驗證、測試臺程序設(shè)計、任務(wù)、函數(shù)、有限狀態(tài)機以及并行流水結(jié)構(gòu)的設(shè)計。 精通
5 基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計 數(shù)據(jù)采集領(lǐng)域是FPGA最主要的應用領(lǐng)域， 本課程將教會學員如何從零開始設(shè)計一個基于FPGA的數(shù)據(jù)采集系統(tǒng)，內(nèi)容包括AD芯片的選擇、FPGA芯片選型、硬件電路設(shè)、FPGA采集程序設(shè)計和調(diào)試等。 掌握
6 基于FPGA的數(shù)字信號處理系統(tǒng)設(shè)計 數(shù)字信號處理是FPGA的一個新興的應用領(lǐng)域，F(xiàn)PGA可以替換傳統(tǒng)的DSP芯片或者高性能的CPU來完成數(shù)字信號的處理算法。本課程將教會學員在FPGA芯片上從零開始構(gòu)建一個高性能的數(shù)字信號處理系統(tǒng)。內(nèi)容包括算法的優(yōu)化策略和方法、在線調(diào)試等整個流程。 了解
7 基于FPGA的SoPC系統(tǒng)設(shè)計 介紹基于FPGA的SoPC系統(tǒng)相關(guān)概念及開發(fā)流程，掌握NIOSII軟核處理器的構(gòu)建和裁減方法以及NIOSII下軟件設(shè)計流程。了解NIOSII外設(shè)驅(qū)動涉及到的關(guān)鍵技術(shù)點，并重點學習用戶自定義指令設(shè)計和自定義外設(shè)的驅(qū)動開發(fā)。 掌握
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