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1. 嵌入式語言之利用 Verilog 進(jìn)行設(shè)計(jì)培訓(xùn)
   ? 利用 Verilog 進(jìn)行設(shè)計(jì)培訓(xùn)
   課程對象
   希望有效利用 Verilog 進(jìn)行數(shù)字設(shè)計(jì)的建模、設(shè)計(jì)和綜合的工程師
2. 課程概要
   1
   硬件建模簡介
   Verilog 語言概念
   模塊和端口
   實(shí)驗(yàn)1：構(gòu)建分級結(jié)構(gòu)
   測試平臺簡介
   實(shí)驗(yàn)2：Verilog 仿真和 RTL 驗(yàn)證
   2
   Verilog 運(yùn)算符和表示式
   持續(xù)分配語句
   實(shí)驗(yàn)3：存儲器
   Verilog 過程語句
   實(shí)驗(yàn)4：時鐘分頻器和地址計(jì)數(shù)器
   受控操作語句
   實(shí)驗(yàn)5：n 位二進(jìn)制計(jì)數(shù)器和 RTL 驗(yàn)證
   3
   Verilog 任務(wù)和功能
   高級語言概念
   有限狀態(tài)機(jī)
   實(shí)驗(yàn)6：有限狀態(tài)機(jī)
   針對 Xilinx FPGA
   實(shí)驗(yàn)7：實(shí)現(xiàn)和下載
   高級 Verilog 測試平臺
   試驗(yàn) 8:?使用 Verilog 文件 I/O
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