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        本課程實戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強化練習整個芯片的生成過程，強調(diào)實戰(zhàn)，實戰(zhàn)，還是實戰(zhàn)！

        免費、無保留贈送，教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設計和練習！

        1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結(jié)束后,授課老師留給學員聯(lián)系方式,保障培訓效果,免費提供課后技術(shù)支持。
        3、培訓合格學員可享受免費推薦就業(yè)機會。

課程說明：

SystemVerilog驗證是針對數(shù)字電路驗證技術(shù)初/中級學員的課程，是數(shù)字電路驗證工程師必須掌握的一項基本技能。該課程不僅是對SystemVerilog的語法描述，更重要的是對SystemVerilog OOP技術(shù)的理論和用法的歸納，總結(jié)和升華，通過SystemVerilog驗證課程的學習可以快速成為一名合格的IC驗證工程師，構(gòu)建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規(guī)劃，進而為掌握IC高級驗證技術(shù)打下堅實的基礎(chǔ)。

課程大綱：

1.SystemVerilog 驗證平臺的架構(gòu)

2.SystemVerilog 語義語法

3.SystemVerilog 并發(fā)操作機制

4.Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p>

5.SystemVerilog 內(nèi)部通信機制

6.SystemVerilog Assertion

7.功能覆蓋率統(tǒng)計

UVM驗證方法學是針對數(shù)字電路驗證技術(shù)高級學員的課程，是數(shù)字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對UVM驗證方法的理論描述，更重要的是對UVM驗證方法學的理論和用法的歸納，總結(jié)和升華，通過UVM驗證方法學課程的學習可以快速成為一名優(yōu)秀的IC驗證工程師。

本課程適合于使用UVM驗證方法學進行科研和IC驗證的具有高級水平的學生和工程師，也適合于有志于從事IC驗證工作，期望進入IC驗證領(lǐng)域的相關(guān)人員。參加學習的學員需要具有數(shù)字電路的基礎(chǔ)知識，掌握數(shù)字邏輯仿真技術(shù)。

課程大綱：

1. UVM 驗證平臺的架構(gòu)

2. UVM 消息服務機制

3. UVM 數(shù)據(jù)建模

4. UVM component factory and configuration

5. TLM communication

6. UVM callback

7. UVM sequence and sequencer

8. Advance on UVM phase

9. Register Abstraction Layer (RAL)